高速信號短鏈路問題
2019-03-15 by:CAE仿真在線 來源:互聯(lián)網(wǎng)
系統(tǒng)設(shè)計上,長鏈路設(shè)計上大家都有足夠的重視。
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Serdes廠家研發(fā)的時候,大部分的重點(diǎn)都放在長鏈路的情況。畢竟Marketing要拿這個數(shù)據(jù)跟競爭對手去PK的
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有條件的公司在設(shè)計新系統(tǒng)產(chǎn)品的時候,在評估各家芯片方案時,也花了足夠多的時間在系統(tǒng)的衰減最大的通道也做了足夠評估
既然大家都做了那么多的工作,長鏈路出問題的可能性相對就少啦。最后往往是短鏈路出問題。什么原因呢,這里分享一下幾點(diǎn)看法:
1.PCB設(shè)計
絕大部分情況下,短鏈路問題不可能在供應(yīng)商的評估板上復(fù)現(xiàn),因?yàn)樵u估板設(shè)計的時候,都是設(shè)計給評估芯片IO的性能的,所以鏈路會很簡單很干凈,這樣可以真實(shí)評估芯片的性能。
但是一個實(shí)際應(yīng)用上,鏈路上會至少有兩個過孔,可能還有連接件。鏈路上連接器,過孔,和芯片內(nèi)部的多次反射信號疊加到原來信號上,使得鏈路Margin變小。這個問題在短鏈路的時候更嚴(yán)重,因?yàn)榉瓷湫盘枦]有被衰減多少。
最常見的問題是Stub, Stub留多長會是比較好呢。按照諧振點(diǎn)出現(xiàn)在7次諧波的位置,對于28Gbps NRZ信號,Stub最好控制在12mil以內(nèi)(出處在文末鏈接)。當(dāng)Stub長度是信號波長的1/4時,這個時候從stub端反射回去信號變成了180度反相,疊加到原來信號上。這個時候如果輸入是正弦波的話,輸出那邊就什么信號也沒有了。這個信號頻率就是這個電路的諧振點(diǎn)。
2.發(fā)送端預(yù)加重
短鏈路情況下,通常接收機(jī)內(nèi)部的CTLE和DFE就可以很好補(bǔ)償鏈路衰減了。這樣板內(nèi)通信的時候,就不需要在對端發(fā)送端加任何的預(yù)加重設(shè)置。在面板應(yīng)用的時候,有些光模塊缺省就有一些預(yù)加重,波形在模塊廠家的測試平臺上眼圖最漂亮。但是在實(shí)際應(yīng)用上,這個時候適得其反。
預(yù)加重從頻域上看就是一個高通濾波器。
從時域上看如下圖。如果通道衰減很小,在RX端輸入的波形還是有預(yù)加重的波形,有些時候會影響接收機(jī)的工作。
3.接收端均衡
有些芯片供應(yīng)商的的最小EQ Boost不是0 dB,比如下圖來自某標(biāo)準(zhǔn)。芯片內(nèi)部通常是沒辦法Bypass CTLE電路的,任何一個Feature都是有成本的。這樣在短鏈路的時候,信號會過均衡。
4.接收端CDR架構(gòu)
有些CDR的架構(gòu),導(dǎo)致短鏈路情況下不夠強(qiáng)壯。具體就不展開了。
低溫下,PCB衰減變小,芯片信號沿變快,短鏈路出問題的可能性就更大了。
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