T57 DDR5設(shè)計應(yīng)該怎么做？【轉(zhuǎn)發(fā)】

2019-03-15  by:CAE仿真在線  來源:互聯(lián)網(wǎng)

就目前而言,DDR4支持3200 2DPC (2DIMM Per Channel)已經(jīng)面臨很多挑戰(zhàn),而DDR5的速率將是從3200 Mb/s起步,直至6400 Mb/s, 同樣也是并行單端信號,同樣也要支持2DPC,那么,在DDR5的設(shè)計中,什么樣的技術(shù)可以在和DDR4拓?fù)浣Y(jié)構(gòu)類似的情況下,支持更高的速率呢?

SERDES通道是點對點(point-to-point)的拓?fù)浣Y(jié)構(gòu), 信號從最左端的TX通過傳輸通道傳到最右端的RX,一般在終端會有很好的端接,而且不會有太多Stub的影響,對于整個通道的Loss也可以用低損耗的材料,EQ,Repeater等方式來很好的解決,而且差分信號對串?dāng)_的影響也會小很多。

而DDR是Muliti-Drop的拓?fù)浣Y(jié)構(gòu),也就是經(jīng)常所說的2DPC,對于Memory Down的拓?fù)浣Y(jié)構(gòu),也就是把DRAM直接焊接在主板上的情況,CAC信號采用Fly-By的拓?fù)浣Y(jié)構(gòu),會有更多的Load,那么,對于每一個DRAM來說,都會有從不同方向而來的信號反射,加之單端信號對串?dāng)_的抵抗力更差,對信號完整性的挑戰(zhàn)就要更高。

另外,一般而言,主板上的芯片控制器與內(nèi)存相距不會太遠(yuǎn),以免造成占用過多PCB面積以及可能造成通訊上的遲延,所以, 相對于SERDES信號,DDR通常是短且具有反射性的(Short but Reflective)通道, 也就是說因為阻抗于不同分支間的變化、再加上各RX端不同的termination, 會使得信號不斷反射并形成很多的ISI干擾。

綜上所述,對于DDR來說,最主要的問題,不是Loss, 而是由于反射引起的ISI。DDR信號速率一般要比SERDES低很多,但是到了DDR5以后,速率也有了明顯提高,對于信號完整性設(shè)計來說,無疑具有更大的挑戰(zhàn)。

目前來說,DDR5的很多規(guī)范還在定義當(dāng)中,但是從主板PCB的設(shè)計角度來講,DDR5的設(shè)計和DDR4并無特別明顯的差異,也是采用并行總線的走線方式,同樣采用2 DIMM per channel的設(shè)計架構(gòu),所以主要的設(shè)計差異在芯片設(shè)計和內(nèi)存條設(shè)計。

SERDES之所以可以支持很高的速率,有很多方面的原因,但其中很重要的一個因素是均衡的應(yīng)用,CTLE,FFE,DFE等等均衡技術(shù),對提升SERDES的信號質(zhì)量都起到了非常重要的作用,那么,對于DDR5來說,它們同樣可以使用嗎?使用效果如何?

1. CTLE

CTLE主要通過增加信號中高頻分量的幅度來抵消通道的衰減,使整個互連通道的響應(yīng)變得平坦,有時也會通過低頻段的衰減來進一步增強均衡能力。所以,CTLE對于長通道高衰減的SERDES會特別有效,但是相對來說,DDR對損耗并不敏感,而反射對它的影響更為明顯一些,所以可以預(yù)見,CTLE在DDR上的應(yīng)用將不會像其在SERDES上普遍且廣泛。

2. DFE

DFE是一個非線性濾波器,該濾波器使用之前檢測到的符號來減去輸入信號流的ISI,DEF經(jīng)常用于消除由于阻抗不匹配而導(dǎo)致的信號反射所引起的ISI,而且不會放大噪聲和Crosstalk,所以它可以應(yīng)用在DDR上,但是DFE只能消除post-curson的部分。

3. FFE

FFE是通過調(diào)整FIR濾波器各個抽頭的系數(shù)來改變?yōu)V波器的頻響特性,可以通過不同的系數(shù)組合來適應(yīng)無源通道的衰減特性,對信號做加權(quán)以期能減小不同UI所形成的ISI影響。所以FFE在一定程度上來講,對DDR也會有作用,但是FFE的tap及weight通常不能自適應(yīng),而且要消除ISI的影響,需要比較多的濾波器抽頭,所以在實際應(yīng)用中有所限制。

綜上所述,針對DDR5的特點,DFE將會是一個很重要的解決方案。

DesignCon 2018有一篇文章“Equalization Requirements For DDR5 (By Nitin Bhagwath, etc)" ,其中對各種EQ對DDR5的影響做了比較詳細(xì)的仿真和對比,將其結(jié)果拿來分享如下。

仿真拓?fù)?/strong>:2DPC,兩個DIMM, 每個DIMM有兩個Rank,如下圖(僅僅為示意圖),DIMM1為Near DIMM,DIMM0為Far DIMM。

運行速率: 4400 MT/s。

Case1: Write to Near DIMM:

如上示意圖,當(dāng)從CPU向DIMM1(Near DIMM)寫數(shù)據(jù)時,DIMM0懸空,相當(dāng)于一個長的Stub,信號相對比較差,所以在1個Channel 有2個DIMM插槽的情況下,如果只想插一根內(nèi)存條,插在Far DIMM (DIMM0)會比較好。

具體仿真結(jié)果統(tǒng)計如下:

可以看到,DFE非常重要,沒有DFE的話,眼睛完全睜不開,FFE對結(jié)果有提高,但是需要足夠多的taps。

Case2: Write to Far DIMM

如Case1所述,Far DIMM情況下,Stub變小,所以Reflection減小,即使沒有EQ,眼睛也是睜開的。

具體仿真數(shù)據(jù)如下:

沒有EQ,眼睛也是睜開的,但是DFE和FFE依然可以提高信號質(zhì)量。

Case3: Read from Near DIMM:

因為DRAM端基本已經(jīng)確定,不會有FFE,所以此 仿真,假設(shè)DRAM端沒有FFE.

DFE 4-Tap以后,對結(jié)果的影響就變的不明顯。

Case4: Read From Far DIMM:

可以看出,對DDR來說,4 Tap DFE已經(jīng)足夠。

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總結(jié)

DDR Channel是以Reflection以及由此引起的ISI為主要問題的Channel。DDR5信號速率提高以后,均衡是其非常重要的一個設(shè)計因素。

從仿真數(shù)據(jù)可以看出,DFE對提高DDR5的信號質(zhì)量起到了很關(guān)鍵性的作用,FFE對其也有幫助,目前來說,DRAM端將會應(yīng)用DFE,不會應(yīng)用FFE,而Controller端,可以根據(jù)需要,看是否需要增加FFE。

當(dāng)然,均衡可以減小由于反射引起的ISI,從而提高信號質(zhì)量,但是卻無法減小Crosstalk對信號的影響,而Crosstalk對DDR5的影響也很大,期待在不久的將來,會有新的技術(shù)來減小Crosstalk的影響。

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參考

1. N. Bhagwath, Arpad Muranyi, et. al. " Equalization Requirements for DDR5'' Designcon 2018

2. Stephen H. Hall, Howard L. Heck. "高級信號完整性技術(shù)”

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